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// -------------------------------------------------------------
//
// Module: basifir_tb
// Generated by MATLAB(R) 9.4 and Filter Design HDL Coder 3.1.3.
// Generated on: 2020-09-06 04:31:08
// Tutorial-Basic FIR filter
//
// -------------------------------------------------------------
// -------------------------------------------------------------
// HDL Code Generation Options:
//
// AddInputRegister: off
// InputPort: data_in
// OutputPort: data_out
// Name: basicfir
// UserComment: User data, length 25
// TargetLanguage: Verilog
// TestBenchName: basifir_tb
// TestBenchStimulus: impulse step ramp chirp noise
//
// Filter Settings:
//
// Discrete-Time FIR Filter (real)
// -------------------------------
// Filter Structure : Direct-Form FIR
// Filter Length : 51
// Stable : Yes
// Linear Phase : Yes (Type 1)
// Arithmetic : fixed
// Numerator : s14,15 -> [-2.500000e-01 2.500000e-01)
// Input : s8,9 -> [-2.500000e-01 2.500000e-01)
// Filter Internals : Specify Precision
// Output : s8,32 -> [-2.980232e-08 2.980232e-08)
// Product : s16,17 -> [-2.500000e-01 2.500000e-01)
// Accumulator : s20,20 -> [-5.000000e-01 5.000000e-01)
// Round Mode : floor
// Overflow Mode : saturate
// -------------------------------------------------------------
`timescale 1 ns / 1 ns
module basifir_tb;
// Function definitions
function signed [7:0] abs;
input signed [7:0] arg;
begin
abs = arg > 0 ? arg : -arg;
end
endfunction // function abs
task data_in_data_log_task;
input clk;
input reset;
input rdenb;
inout [11:0] addr;
output done;
begin
// Counter to generate the address
if (reset == 1)
addr = 0;
else begin
if (rdenb == 1) begin
if (addr == 3428)
addr = addr;
else
addr = addr + 1;
end
end
// Done Signal generation.
if (reset == 1)
done = 0;
else if (addr == 3428)
done = 1;
else
done = 0;
end
endtask // data_in_data_log_task
task data_out_task;
input clk;
input reset;
input rdenb;
inout [11:0] addr;
output done;
begin
// Counter to generate the address
if (reset == 1)
addr = 0;
else begin
if (rdenb == 1) begin
if (addr == 3428)
addr = addr;
else
addr = #1 addr + 1;
end
end
// Done Signal generation.
if (reset == 1)
done = 0;
else if (addr == 3428)
done = 1;
else
done = 0;
end
endtask // data_out_task
// Constants
parameter clk_high = 5;
parameter clk_low = 5;
parameter clk_period = 10;
parameter clk_hold = 2;
// -------------------------------------------------------------
//
// Module: basifir_tb_data
// Generated by MATLAB(R) 9.4 and Filter Design HDL Coder 3.1.3.
// Generated on: 2020-09-06 04:31:08
// Tutorial-Basic FIR filter
//
// -------------------------------------------------------------
reg signed [7:0] data_in_data_log_force [0:3428];
reg signed [7:0] data_out_expected [0:3428];
// **************************************
initial //Input & Output data
begin
// Input data for data_in_data_log
data_in_data_log_force[ 0] <= 8'h7f;
data_in_data_log_force[ 1] <= 8'h00;
data_in_data_log_force[ 2] <= 8'h00;
data_in_data_log_force[ 3] <= 8'h00;
data_in_data_log_force[ 4] <= 8'h00;
data_in_data_log_force[ 5] <= 8'h00;
data_in_data_log_force[ 6] <= 8'h00;
data_in_data_log_force[ 7] <= 8'h00;
data_in_data_log_force[ 8] <= 8'h00;
data_in_data_log_force[ 9] <= 8'h00;
data_in_data_log_force[ 10] <= 8'h00;
data_in_data_log_force[ 11] <= 8'h00;
data_in_data_log_force[ 12] <= 8'h00;
data_in_data_log_force[ 13] <= 8'h00;
data_in_data_log_force[ 14] <= 8'h00;
data_in_data_log_force[ 15] <= 8'h00;
data_in_data_log_force[ 16] <= 8'h00;
data_in_data_log_force[ 17] <= 8'h00;
data_in_data_log_force[ 18] <= 8'h00;
data_in_data_log_force[ 19] <= 8'h00;
data_in_data_log_force[ 20] <= 8'h00;
data_in_data_log_force[ 21] <= 8'h00;
data_in_data_log_force[ 22] <= 8'h00;
data_in_data_log_force[ 23] <= 8'h00;
data_in_data_log_force[ 24] <= 8'h00;
data_in_data_log_force[ 25] <= 8'h00;
data_in_data_log_force[ 26] <= 8'h00;
data_in_data_log_force[ 27] <= 8'h00;
data_in_data_log_force[ 28] <= 8'h00;
data_in_data_log_force[ 29] <= 8'h00;
data_in_data_log_force[ 30] <= 8'h00;
data_in_data_log_force[ 31] <= 8'h00;
data_in_data_log_force[ 32] <= 8'h00;
data_in_data_log_force[ 33] <= 8'h00;
data_in_data_log_force[ 34] <= 8'h00;
data_in_data_log_force[ 35] <= 8'h00;
data_in_data_log_force[ 36] <= 8'h00;
data_in_data_log_force[ 37] <= 8'h00;
data_in_data_log_force[ 38] <= 8'h00;
data_in_data_log_force[ 39] <= 8'h00;
data_in_data_log_force[ 40] <= 8'h00;
data_in_data_log_force[ 41] <= 8'h00;
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