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Fitter report for lab1
Wed Aug 03 00:09:24 2016
Quartus Prime Version 15.1.0 Build 185 10/21/2015 SJ Lite Edition
---------------------
; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. I/O Assignment Warnings
6. Ignored Assignments
7. Incremental Compilation Preservation Summary
8. Incremental Compilation Partition Settings
9. Incremental Compilation Placement Preservation
10. Pin-Out File
11. Fitter Resource Usage Summary
12. Fitter Partition Statistics
13. Input Pins
14. Output Pins
15. Dual Purpose and Dedicated Pins
16. I/O Bank Usage
17. All Package Pins
18. Fitter Resource Utilization by Entity
19. Delay Chain Summary
20. Pad To Core Delay Chain Fanout
21. Control Signals
22. Global & Other Fast Signals
23. Routing Usage Summary
24. LAB Logic Elements
25. LAB-wide Signals
26. LAB Signals Sourced
27. LAB Signals Sourced Out
28. LAB Distinct Inputs
29. I/O Rules Summary
30. I/O Rules Details
31. I/O Rules Matrix
32. Fitter Device Options
33. Operating Settings and Conditions
34. Estimated Delay Added for Hold Timing Summary
35. Estimated Delay Added for Hold Timing Details
36. Fitter Messages
37. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2015 Altera Corporation. All rights reserved.
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
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to the terms and conditions of the Altera Program License
Subscription Agreement, the Altera Quartus Prime License Agreement,
the Altera MegaCore Function License Agreement, or other
applicable license agreement, including, without limitation,
that your use is for the sole purpose of programming logic
devices manufactured by Altera and sold by Altera or its
authorized distributors. Please refer to the applicable
agreement for further details.
+----------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+---------------------------------------------+
; Fitter Status ; Successful - Wed Aug 03 00:09:24 2016 ;
; Quartus Prime Version ; 15.1.0 Build 185 10/21/2015 SJ Lite Edition ;
; Revision Name ; lab1 ;
; Top-level Entity Name ; lab1 ;
; Family ; Cyclone IV E ;
; Device ; EP4CE30F23C7 ;
; Timing Models ; Final ;
; Total logic elements ; 1,086 / 28,848 ( 4 % ) ;
; Total combinational functions ; 1,086 / 28,848 ( 4 % ) ;
; Dedicated logic registers ; 371 / 28,848 ( 1 % ) ;
; Total registers ; 371 ;
; Total pins ; 63 / 329 ( 19 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 608,256 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ;
; Total PLLs ; 0 / 4 ( 0 % ) ;
+------------------------------------+---------------------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device ; EP4CE30F23C7 ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Device I/O Standard ; 2.5 V ; ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Auto Merge PLLs ; On ; On ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Perform Clocking Topology Analysis During Routing ; Off ; Off ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Hold Timing ; All Paths ; All Paths ;
; Optimize Multi-Corner Timing ; On ; On ;
; PowerPlay Power Optimization During Fitting ; Normal compilation ; Normal compilation ;
; SSN Optimization ; Off ; Off ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate Full Fit Report During ECO Compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; Periphery to Core Placement and Routing Optimization ; Off ; Off ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
; Allow Single-ended Buffer for Differential-XSTL Input ; Off ; Off ;
; Treat Bidirectional Pin as Output Pin ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Reserve all unused pins ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Synchronizer Identification ; Auto ; Auto ;
; Enable Beneficial Skew Optimization ; On ; On ;
; Optimize Design for Metastability ; On ; On ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ; Off ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation ;
+----------------------------+--------+
; Processors ; Number ;
+----------------------------+--------+
; Number detected on machine ; 4 ;
; Maximum allowed ; 1 ;
+----------------------------+--------+
+---------------------------------------------------+
; I/O Assignment Warnings ;
+------------+--------------------------------------+
; Pin Name ; Reason ;
+------------+--------------------------------------+
; LEDM_C[0] ; Missing drive strength ;
; LEDM_C[1] ; Missing drive strength ;
; LEDM_C[2] ; Missing drive strength ;
; LEDM_C[3] ; Missing drive strength ;
; LEDM_C[4] ; Missing drive strength ;
; LEDM_R[0] ; Missing drive strength ;
; LEDM_R[1] ; Missing drive strength ;
; LEDM_R[2] ; Missing drive strength ;
; LEDM_R[3] ; Missing drive strength ;
; LEDM_R[4] ; Missing drive strength ;
; LEDM_R[5] ; Missing drive strength ;
; LEDM_R[6] ; Missing drive strength ;
; LEDM_R[7] ; Missing drive strength ;
; GPIO_0[0] ; Missing drive strength and slew rate ;
; GPIO_0[1] ; Missing drive strength and slew rate ;
; GPIO_0[2] ; Missing drive strength and slew rate ;
; GPIO_0[3] ; Missing drive strength and slew rate ;
; GPIO_0[4] ; Missing drive strength and slew rate ;
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; I/O Standard ; lab1 ; ; GPIO0_D[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO0_D[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO0_D[8] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO0_D[9] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_CLKIN[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_CLKIN[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_CLKOUT[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_CLKOUT[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[10] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[11] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[12] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[13] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[14] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[15] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[16] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[17] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[18] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[19] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[20] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[21] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[22] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[23] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[24] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[25] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[26] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[27] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[28] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[29] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[30] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[31] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[4] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[5] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[8] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; GPIO1_D[9] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; I2C_OVERTEMPn ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; I2C_SCL ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; I2C_SDA ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_BACKLIGHT ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_D[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_D[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_D[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_D[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_D[4] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_D[5] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_D[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_D[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_EN ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_RS ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LCD_RW ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LED_B ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LED_G ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; LED_R ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_A[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_A[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_A[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_A[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_A[4] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_A[5] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_A[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_A[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_B[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_B[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_B[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_B[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_B[4] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_B[5] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_B[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; PROTO_B[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[10] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[11] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[12] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[4] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[5] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[8] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_A[9] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_BA[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_BA[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_CASn ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_CKE ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_CLK ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_CSn ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[10] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[11] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[12] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[13] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[14] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[15] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[4] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[5] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[8] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_D[9] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_LDQM ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_RASn ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_UDQM ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SDRAM_WEn ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SD_CDn ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SD_CLK ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SD_CMD ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SD_D[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SD_D[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SD_D[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SD_D[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SMA_CLKIN ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; SMA_CLKOUT ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; UART_CTS ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; UART_RTS ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; UART_RXD ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; UART_TXD ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_D[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_D[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_D[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_D[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_D[4] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_D[5] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_D[6] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_D[7] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_POWERENn ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_RD ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_RXFn ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_TXEn ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; USB_WR ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_B[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_B[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_B[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_B[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_G[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_G[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_G[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_G[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_HS ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_R[0] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_R[1] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_R[2] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_R[3] ; 3.3-V LVTTL ; QSF Assignment ;
; I/O Standard ; lab1 ; ; VGA_VS ; 3.3-V LVTTL ; QSF Assignment ;
+--------------+----------------+--------------+-----------------+---------------+----------------+
+---------------------------------------------------------------------------------------------------+
; Incremental Compilation Preservation Summary ;
+---------------------+---------------------+----------------------------+--------------------------+
; Type ; Total [A + B] ; From Design Partitions [A] ; From Rapid Recompile [B] ;
+---------------------+---------------------+----------------------------+--------------------------+
; Placement (by node) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 1595 ) ; 0.00 % ( 0 / 1595 ) ; 0.00 % ( 0 / 1595 ) ;
; -- Achieved ; 0.00 % ( 0 / 1595 ) ; 0.00 % ( 0 / 1595 ) ; 0.00 % ( 0 / 1595 ) ;
; ; ; ; ;
; Routing (by net) ; ; ; ;
; -- Requested ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
; -- Achieved ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ; 0.00 % ( 0 / 0 ) ;
+---------------------+---------------------+----------------------------+--------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Partition Settings ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ;
+--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------+
; Incremental Compilation Placement Preservation ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Partition Name ; Preservation Achieved ; Preservation Level Used ; Netlist Type Used ; Preservation Method ; Notes ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
; Top ; 0.00 % ( 0 / 1585 ) ; N/A ; Source File ; N/A ; ;
; hard_block:auto_generated_inst ; 0.00 % ( 0 / 10 ) ; N/A ; Source File ; N/A ; ;
+--------------------------------+-----------------------+-------------------------+-------------------+---------------------+-------+
+--------------+
; Pin-Out File ;
+--------------+
The pin-out file can be found in C:/Users/PedroHenrique/Desktop/Projeto/vhdl01/lab1.pin.
+----------------------------------------------------------------------+
; Fitter Resource Usage Summary ;
+---------------------------------------------+------------------------+
; Resource ; Usage ;
+---------------------------------------------+------------------------+
; Total logic elements ; 1,086 / 28,848 ( 4 % ) ;
; -- Combinational with no register ; 715 ;
; -- Register only ; 0 ;
; -- Combinational with a register ; 371 ;
; ; ;
; Logic element usage by number of LUT inputs ; ;
; -- 4 input functions ; 523 ;
; -- 3 input functions ; 96 ;
; -- <=2 input functions ; 467 ;
; -- Register only ; 0 ;
; ; ;
; Logic elements by mode ; ;
; -- normal mode ; 746 ;
; -- arithmetic mode ; 340 ;
; ; ;
; Total registers* ; 371 / 30,421 ( 1 % ) ;
; -- Dedicated logic registers ; 371 / 28,848 ( 1 % ) ;
; -- I/O registers ; 0 / 1,573 ( 0 % ) ;
; ; ;
; Total LABs: partially or completely used ; 84 / 1,803 ( 5 % ) ;
; Virtual pins ; 0 ;
; I/O pins ; 63 / 329 ( 19 % ) ;
; -- Clock pins ; 1 / 7 ( 14 % ) ;
; -- Dedicated input pins ; 0 / 9 ( 0 % ) ;
; ; ;
; Global signals ; 1 ;
; M9Ks ; 0 / 66 ( 0 % ) ;
; Total block memory bits ; 0 / 608,256 ( 0 % ) ;
; Total block memory implementation bits ; 0 / 608,256 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ;
; PLLs ; 0 / 4 ( 0 % ) ;
; Global clocks ; 1 / 20 ( 5 % ) ;
; JTAGs ; 0 / 1 ( 0 % ) ;
; CRC blocks ; 0 / 1 ( 0 % ) ;
; ASMI blocks ; 0 / 1 ( 0 % ) ;
; Oscillator blocks ; 0 / 1 ( 0 % ) ;
; Impedance control blocks ; 0 / 4 ( 0 % ) ;
; Average interconnect usage (total/H/V) ; 0.8% / 0.8% / 0.8% ;
; Peak interconnect usage (total/H/V) ; 7.8% / 7.4% / 8.4% ;
; Maximum fan-out ; 371 ;
; Highest non-global fan-out ; 73 ;
; Total fan-out ; 4619 ;
; Average fan-out ; 2.90 ;
+---------------------------------------------+------------------------+
* Register count does not include registers inside RAM blocks or DSP blocks.
+-----------------------------------------------------------------------------------------------------+
; Fitter Partition Statistics ;
+---------------------------------------------+----------------------+--------------------------------+
; Statistic ; Top ; hard_block:auto_generated_inst ;
+---------------------------------------------+----------------------+--------------------------------+
; Difficulty Clustering Region ; Low ; Low ;
; ; ; ;
; Total logic elements ; 1086 / 28848 ( 4 % ) ; 0 / 28848 ( 0 % ) ;
; -- Combinational with no register ; 715 ; 0 ;
; -- Register only ; 0 ; 0 ;
; -- Combinational with a register ; 371 ; 0 ;
; ; ; ;
; Logic element usage by number of LUT inputs ; ; ;
; -- 4 input functions ; 523 ; 0 ;
; -- 3 input functions ; 96 ; 0 ;
; -- <=2 input functions ; 467 ; 0 ;
; -- Register only ; 0 ; 0 ;
; ; ; ;
; Logic elements by mode ; ; ;
; -- normal mode ; 746 ; 0 ;
; -- arithmetic mode ; 340 ; 0 ;
; ; ; ;
; Total registers ; 371 ; 0 ;
; -- Dedicated logic registers ; 371 / 28848 ( 1 % ) ; 0 / 28848 ( 0 % ) ;
; -- I/O registers ; 0 ; 0 ;
; ; ; ;
; Total LABs: partially or completely used ; 84 / 1803 ( 5 % ) ; 0 / 1803 ( 0 % ) ;
; ; ; ;
; Virtual pins ; 0 ; 0 ;
; I/O pins ; 63 ; 0 ;
; Embedded Multiplier 9-bit elements ; 0 / 132 ( 0 % ) ; 0 / 132 ( 0 % ) ;
; Total memory bits ; 0 ; 0 ;
; Total RAM block bits ; 0 ; 0 ;
; Clock control block ; 1 / 24 ( 4 % ) ; 0 / 24 ( 0 % ) ;
; ; ; ;
; Connections ; ; ;
; -- Input Connections ; 0 ; 0 ;
; -- Registered Input Connections ; 0 ; 0 ;
; -- Output Connections ; 0 ; 0 ;
; -- Registered Output Connections ; 0 ; 0 ;
; ; ; ;
; Internal Connections ; ; ;
; -- Total Connections ; 4614 ; 5 ;
; -- Registered Connections ; 1344 ; 0 ;
; ; ; ;
; External Connections ; ; ;
; -- Top ; 0 ; 0 ;
; -- hard_block:auto_generated_inst ; 0 ; 0 ;
; ; ; ;
; Partition Interface ; ; ;
; -- Input Ports ; 17 ; 0 ;
; -- Output Ports ; 46 ; 0 ;
; -- Bidir Ports ; 0 ; 0 ;
; ; ; ;
; Registered Ports ; ; ;
; -- Registered Input Ports ; 0 ; 0 ;
; -- Registered Output Ports ; 0 ; 0 ;
; ; ; ;
; Port Connectivity ; ; ;
; -- Input Ports driven by GND ; 0 ; 0 ;
; -- Output Ports driven by GND ; 0 ; 0 ;
; -- Input Ports driven by VCC ; 0 ; 0 ;
; -- Output Ports driven by VCC ; 0 ; 0 ;
; -- Input Ports with no Source ; 0 ; 0 ;
; -- Output Ports with no Source ; 0 ; 0 ;
; -- Input Ports with no Fanout ; 0 ; 0 ;
; -- Output Ports with no Fanout ; 0 ; 0 ;
+---------------------------------------------+----------------------+--------------------------------+
+----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Input Pins ;
+-------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination Control Block ; Location assigned by ; Slew Rate ;
+-------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+
; CLOCK_50MHz ; T1 ; 2 ; 0 ; 21 ; 21 ; 371 ; 0 ; yes ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[0] ; V22 ; 5 ; 67 ; 10 ; 7 ; 4 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[10] ; U17 ; 4 ; 63 ; 0 ; 28 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[11] ; Y17 ; 4 ; 61 ; 0 ; 28 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[1] ; U20 ; 5 ; 67 ; 7 ; 14 ; 7 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[2] ; U22 ; 5 ; 67 ; 11 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[3] ; U16 ; 4 ; 61 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[4] ; W20 ; 5 ; 67 ; 3 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[5] ; U21 ; 5 ; 67 ; 11 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[6] ; V15 ; 4 ; 50 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[7] ; W17 ; 4 ; 59 ; 0 ; 0 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[8] ; W19 ; 5 ; 67 ; 5 ; 7 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; KEY[9] ; W15 ; 4 ; 52 ; 0 ; 21 ; 0 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; SW[0] ; V21 ; 5 ; 67 ; 10 ; 0 ; 2 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; SW[1] ; W22 ; 5 ; 67 ; 7 ; 0 ; 4 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; SW[2] ; W21 ; 5 ; 67 ; 8 ; 21 ; 4 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
; SW[3] ; Y22 ; 5 ; 67 ; 6 ; 14 ; 4 ; 0 ; no ; no ; no ; yes ; no ; Off ; 3.3-V LVTTL ; -- ; User ; no ;
+-------------+-------+----------+--------------+--------------+--------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+---------------------------+----------------------+-----------+
+-------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Output Pins ;
+------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Z coordinate ; Output Register ; Output Enable Register ; Power Up High ; Slew Rate ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Termination Control Block ; Output Buffer Pre-emphasis ; Voltage Output Differential ; Location assigned by ; Output Enable Source ; Output Enable Group ;
+------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
; DISP0_D[0] ; V2 ; 2 ; 0 ; 13 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP0_D[1] ; V1 ; 2 ; 0 ; 13 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP0_D[2] ; U2 ; 2 ; 0 ; 15 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP0_D[3] ; U1 ; 2 ; 0 ; 15 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP0_D[4] ; Y2 ; 2 ; 0 ; 10 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP0_D[5] ; Y1 ; 2 ; 0 ; 9 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP0_D[6] ; W2 ; 2 ; 0 ; 10 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP0_D[7] ; W1 ; 2 ; 0 ; 10 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP1_D[0] ; R5 ; 2 ; 0 ; 4 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP1_D[1] ; T5 ; 2 ; 0 ; 4 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP1_D[2] ; T3 ; 2 ; 0 ; 7 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP1_D[3] ; T4 ; 2 ; 0 ; 4 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP1_D[4] ; M6 ; 2 ; 0 ; 20 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP1_D[5] ; N7 ; 2 ; 0 ; 7 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP1_D[6] ; N6 ; 2 ; 0 ; 12 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; DISP1_D[7] ; P6 ; 2 ; 0 ; 5 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; GPIO_0[0] ; A15 ; 7 ; 45 ; 43 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[10] ; H14 ; 7 ; 61 ; 43 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[11] ; F11 ; 7 ; 36 ; 43 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[12] ; P22 ; 5 ; 67 ; 14 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[13] ; C21 ; 6 ; 67 ; 38 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[14] ; R16 ; 4 ; 63 ; 0 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[15] ; E15 ; 7 ; 54 ; 43 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[16] ; A19 ; 7 ; 56 ; 43 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[1] ; C13 ; 7 ; 45 ; 43 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[2] ; V9 ; 3 ; 20 ; 0 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[3] ; E13 ; 7 ; 41 ; 43 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[4] ; AB17 ; 4 ; 54 ; 0 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[5] ; W6 ; 3 ; 7 ; 0 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[6] ; D17 ; 7 ; 61 ; 43 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[7] ; T9 ; 3 ; 14 ; 0 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[8] ; R15 ; 4 ; 65 ; 0 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; GPIO_0[9] ; C15 ; 7 ; 50 ; 43 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 2.5 V ; Default ; Series 50 Ohm without Calibration ; -- ; no ; no ; Fitter ; - ; - ;
; LEDM_C[0] ; J7 ; 1 ; 0 ; 30 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_C[1] ; J6 ; 1 ; 0 ; 36 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_C[2] ; K8 ; 1 ; 0 ; 30 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_C[3] ; J8 ; 1 ; 0 ; 34 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_C[4] ; L8 ; 1 ; 0 ; 31 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_R[0] ; F10 ; 8 ; 9 ; 43 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_R[1] ; C8 ; 8 ; 20 ; 43 ; 0 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_R[2] ; E9 ; 8 ; 22 ; 43 ; 28 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_R[3] ; G9 ; 8 ; 1 ; 43 ; 28 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_R[4] ; F9 ; 8 ; 1 ; 43 ; 7 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_R[5] ; F8 ; 8 ; 7 ; 43 ; 14 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_R[6] ; G8 ; 8 ; 7 ; 43 ; 21 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
; LEDM_R[7] ; H11 ; 8 ; 20 ; 43 ; 28 ; no ; no ; no ; 2 ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 8mA ; Off ; -- ; no ; no ; User ; - ; - ;
+------------+-------+----------+--------------+--------------+--------------+-----------------+------------------------+---------------+-----------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-----------------------------------+---------------------------+----------------------------+-----------------------------+----------------------+----------------------+---------------------+
+--------------------------------------------------------------------------------------------------------------------------------------+
; Dual Purpose and Dedicated Pins ;
+----------+------------------------------------------+--------------------------+-------------------------+---------------------------+
; Location ; Pin Name ; Reserved As ; User Signal Name ; Pin Type ;
+----------+------------------------------------------+--------------------------+-------------------------+---------------------------+
; D1 ; DIFFIO_L8n, DATA1, ASDO ; As input tri-stated ; ~ALTERA_ASDO_DATA1~ ; Dual Purpose Pin ;
; E2 ; DIFFIO_L10p, FLASH_nCE, nCSO ; As input tri-stated ; ~ALTERA_FLASH_nCE_nCSO~ ; Dual Purpose Pin ;
; K6 ; nSTATUS ; - ; - ; Dedicated Programming Pin ;
; K2 ; DCLK ; As output driving ground ; ~ALTERA_DCLK~ ; Dual Purpose Pin ;
; K1 ; DATA0 ; As input tri-stated ; ~ALTERA_DATA0~ ; Dual Purpose Pin ;
; K5 ; nCONFIG ; - ; - ; Dedicated Programming Pin ;
; L3 ; nCE ; - ; - ; Dedicated Programming Pin ;
; M18 ; CONF_DONE ; - ; - ; Dedicated Programming Pin ;
; M17 ; MSEL0 ; - ; - ; Dedicated Programming Pin ;
; L18 ; MSEL1 ; - ; - ; Dedicated Programming Pin ;
; L17 ; MSEL2 ; - ; - ; Dedicated Programming Pin ;
; K20 ; MSEL3 ; - ; - ; Dedicated Programming Pin ;
; K22 ; DIFFIO_R24n, nCEO ; Use as programming pin ; ~ALTERA_nCEO~ ; Dual Purpose Pin ;
; A15 ; DIFFIO_T36n, PADD5 ; Use as regular IO ; GPIO_0[0] ; Dual Purpose Pin ;
; C13 ; DIFFIO_T35n, PADD7 ; Use as regular IO ; GPIO_0[1] ; Dual Purpose Pin ;
; F11 ; DIFFIO_T27p, PADD14 ; Use as regular IO ; GPIO_0[11] ; Dual Purpose Pin ;
; C8 ; DIFFIO_T16n, DATA14, DQS3T/CQ3T#,DPCLK11 ; Use as regular IO ; LEDM_R[1] ; Dual Purpose Pin ;
; F10 ; DIFFIO_T8p, DATA6 ; Use as regular IO ; LEDM_R[0] ; Dual Purpose Pin ;
; F8 ; DIFFIO_T5n, DATA9 ; Use as regular IO ; LEDM_R[5] ; Dual Purpose Pin ;
+----------+------------------------------------------+--------------------------+-------------------------+---------------------------+
+------------------------------------------------------------+
; I/O Bank Usage ;
+----------+------------------+---------------+--------------+
; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ;
+----------+------------------+---------------+--------------+
; 1 ; 9 / 35 ( 26 % ) ; 3.3V ; -- ;
; 2 ; 17 / 45 ( 38 % ) ; 3.3V ; -- ;
; 3 ; 3 / 42 ( 7 % ) ; 2.5V ; -- ;
; 4 ; 9 / 43 ( 21 % ) ; 2.5V ; -- ;
; 5 ; 11 / 41 ( 27 % ) ; 2.5V ; -- ;
; 6 ; 2 / 37 ( 5 % ) ; 2.5V ; -- ;
; 7 ; 9 / 43 ( 21 % ) ; 2.5V ; -- ;
; 8 ; 8 / 43 ( 19 % ) ; 3.3V ; -- ;
+----------+------------------+---------------+--------------+
+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; All Package Pins ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ;
+----------+------------+----------+-----------------------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+
; A1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; A2 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ;
; A3 ; 534 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A4 ; 529 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A5 ; 518 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A6 ; 501 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A7 ; 499 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A8 ; 497 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A9 ; 487 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A10 ; 485 ; 8 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A11 ; 481 ; 8 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; A12 ; 479 ; 7 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;
; A13 ; 473 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A14 ; 469 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A15 ; 458 ; 7 ; GPIO_0[0] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
; A16 ; 448 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A17 ; 446 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A18 ; 437 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A19 ; 435 ; 7 ; GPIO_0[16] ; output ; 2.5 V ; ; Column I/O ; N ; no ; Off ;
; A20 ; 430 ; 7 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; A21 ; ; 7 ; VCCIO7 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; A22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AA1 ; 125 ; 2 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Row I/O ; ; no ; On ;
; AA2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ;
; AA3 ; 154 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AA4 ; 158 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AA5 ; 160 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AA6 ; ; 3 ; VCCIO3 ; power ; ; 2.5V ; -- ; ; -- ; -- ;
; AA7 ; 173 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AA8 ; 183 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AA9 ; 189 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AA10 ; 202 ; 3 ; RESERVED_INPUT_WITH_WEAK_PULLUP ; ; ; ; Column I/O ; ; no ; On ;
; AA11 ; 204 ; 3 ; GND+ ; ; ; ; Column I/O ; ; -- ; -- ;