1.1 感知器中加法器电路图增加说明

[huhai463127310]

译者注：1.1感知器一节中加法电路图所示实际为半加器（不考虑低位进位），推演与真值表见下图：
半加器相关参考：
利用与非门设计全加器以及异或门
半加器与全加器

[zhanggyb]

Thanks! 我暂时把这作为已知问题，更新在 https://github.com/zhanggyb/nndl/releases/tag/0.5 “关于翻译”一章。

[wqhIris]

@huhai463127310您好，发现最后一个推演图（x1=1，x2=1）里，第一个与非门的输出应是0，而不是1，这之后的输出也应相应的改变。
另外，真值表最后一行，sum的值也应是0